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VHDLとかのスレ

1 :不明なデバイスさん:02/04/01 15:20 ID:vp37xSw9
いろいろ語ってくれよ。 こういうスレ無いやん?

2 :不明なデバイスさん:02/04/01 15:23 ID:vp37xSw9
っていうか、あんたらVHDLって知らんか、、、、。
ちなみに、VHDL=very high speed integrated circuit hardware
discription language の略。  CPUや、ASICなどの集積回路をコンピュータ
言語を使って設計するものなんだ。

3 :Verilog屋:02/04/01 15:30 ID:6vQvn+7P
always @(posedge sinki-sure) {

if (sure-status = kuso )
sakuzyo-irai = 1 ;

else
age = 1;
end



4 :1:02/04/01 15:33 ID:vp37xSw9
>>3
あんた、そりゃ、あかんわ。 Verilogなんて、クソ、クソだよ。
分かりにくいしさ。 

5 :VHDL命:02/04/01 15:34 ID:vp37xSw9
library IEEE;
use IEEE.std_logic_1164.all;
entity SELECTOR is
   port(A,B,SEL : in std_logic;
      Y    : out std_logic
   );
end SELECTOR;
architecture RTL of SELECTOR is
begin
   process (SEL,A,B) begin
      if(SEL='1') then
         Y <= A;
      else
         Y <= B;
      end if;
   end process;
end RTL;


6 :3流エンジニア:02/04/01 15:43 ID:p0pBuYNR
ライセンス待ちage!
ってか半日もライセンス待ちかよ!!藁


7 :不明なデバイスさん:02/04/01 15:45 ID:vp37xSw9
VHDLソフトウェアって、いくらぐらいするもんなんだろうか。
個人で買える値段なのかな。 もしそうなら、買って設計を嗜んで
みたいもんなんだが。


8 :不明なデバイスさん:02/04/01 16:20 ID:VUrMqDMh
Very High Density Lipo-protein なら毎日のように
分画したり染色したり電気泳動したりしてるんだが。


9 :不明なデバイスさん:02/04/01 23:06 ID:fmP1MfpW
http://www.sakuranet.or.jp/~miyuki/old/hd_7500.htm

10 :1:02/04/02 02:49 ID:HRjhp88W
>>8,9
しねや。 ぼけ。 生物おたくしんでね。

11 :不明なデバイスさん:02/04/28 17:41 ID:sfA+3Bn5
自称貧乏学生に、スパルタンIIキットはちと高いdeath...

12 :不明なデバイスさん:02/05/05 03:04 ID:gWlhmIOF
あ〜げ


13 :新人:02/06/07 20:13 ID:DmqGh1id
スマソ、誰か教えてくれ!
プロセス文の中は順次処理だと聞いたのだが、その中にif−endif文が
複数合ったとしてもそれらは順次に処理されるのですか?
また、if文の中における複数の処理、例えば
if(reset ='1')then
a <= x;
b <= a;
end if;
における、a、bへの代入は、書かれた順に処理されるのですか?
とすれば、上記例では、実行後はa、b共にxですか?

14 :不明なデバイスさん:02/06/07 20:43 ID:QDXV/r31
VHDのスレかと期待してしまった

15 :不明なデバイスさん:02/06/07 23:20 ID:9WUu4cZV
>>13
ちゃうぞ。2行目と3行目は同時に処理される。
今のxはaに代入されて、今のaはxに代入される。
まあ、機械・工学板に行ったほうがよろしいよ。

16 :新人:02/06/08 07:34 ID:mNnUwaF/
>>15
ということわ、今のxがaに格納され、xが代入される前のaがbに格納
されるということでよろしいのでしょうか?

うぃ、機械工学板に逝ってきます。

17 :不明なデバイスさん:02/06/08 12:03 ID:MaEIbEci
>16
resetが立ち上がった瞬間はそうです。
でもこの場合 reset'event では無いので次の瞬間
bの値もxになると思います。
ハイスルーラッチaの出力がハイスルーラッチbの入力
に接続されている形です。

18 :不明なデバイスさん:02/06/08 12:06 ID:MaEIbEci
>16
シミュレーションで17のようにならないという意図なら、、、、
process文のセンシビリティーリストにaが抜けてませんか?

19 :新人:02/06/09 10:02 ID:7khCT2Py
>>17,18
ありがとです。
うんとね、プロセス内は「順次処理」だから、処理が順番に行われて、
その処理結果が次の文が実行される前に反映されると思っていました。

プロセス内ではif文など条件を満たしたものを上から順次処理して、
プロセス終了時にその結果を反映するんですよね。
それって条件付同時処理と同じなのでは?なんで「順次処理」っていうのかな?

20 :不明なデバイスさん:02/06/10 02:09 ID:SCOqpF8r
>19
テストベンチを書くとイメージがつかみやすい。

process begin
 a <= x;
 b <= a;
 wait for 10 ns;
 c <= a;
end process;

こんな感じで順次処理されるイメージが分かりやすいと思う。

21 :新人:02/06/11 06:19 ID:IoNhJVRP
>>20
おーわかりやすい!
ありごとうございます。

22 :不明なデバイスさん:02/07/09 16:21 ID:siggebSr
ぬぬ

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